Zkušenosti s jazykem VHDL

Bartík Ondřej

Re: Zkušenosti s jazykem VHDL
« Odpověď #15 kdy: 25. 10. 2010, 17:25:05 »
že bych se nechal něčím odradit to se rozhodně nebojte, slyšel sem o tom už ve druháku lae je to asik tak rok co se tomu póřádně věnuju a za tu dobu vím že je to pořádně málo :-D. Ale taky se mi povedlo udělat pár pěkných věcí, jako například řadič přerušní pro PB, implementaci staré kuličkové myši (připojení přes com) a pár dalších školních úloh na které jsem se svými schopnostmi hrdý.


Kulich

Re: Zkušenosti s jazykem VHDL
« Odpověď #16 kdy: 27. 10. 2010, 11:13:04 »
Ahoj
Nenech se odradit co ti napsali na tvuj dotaz :-). Maji pravdu, ale myslim, ze toho na tebe nahazely moc (nakompresovane), na to kde se zrovna ve stadiu vyvoje nachazis (bez urazky). Ja bych ti jenom poradil z ceho ja jsem na zacatku nejvic bojoval. Vhdl jsem se neucil ve skole, ale rovnou na velkem projektu s sibenicnim terminem.
1. Uz to zaznelo. VHDL mozna ma par podobnych klicovych slov Pascalu ale neni program je to design (popisujes textem schema), ostatne si muzes nechat zobrazit svuj design ve tvaru log. obvodu. Me to trvalo asi tri mesice kdy jsem to skutecne pochopil (predtim jsem s VHDL delal asi 1 rok tak decentne, ale az po intenzivnim studiu a praci jsem dostal tuhle filozofii do hlavy).
2. Uz to zaznelo. Tuzka papir a kreslit si bloky pripadne prubehy je opravdu dobra vec.
3. Uz to zaznelo. Reset je dulezity.
4. Nevidim tam nikde osetreni asynchronnich vstupu. Jestli jsem to prehledl tak se omlouvam, ale je to velky prusvih. Poloz si itazku, kdy se v procesu ptas na stav nejakeho tlacitka a to tlacitko se nachazi v mezi 0-1 (zrovna si ho zmackl). Vznikne hazard, ktery se pak siri dal. Edit > Language templates > VHDL > Synthesis Constructs > Coding Examples > Misc > Asynchronus Input Synchronization teorie http://www.altera.com/literature/wp/wp-01082-quartus-ii-metastability.pdf
5. Uz to zaznelo. VHDL zavadi jistou miru abstrakce, ale o FSM a klopne obvody D by si mel neco vedet.
5. Drobnost. Jmenovaci konvence signalu. Je dobre pridat vstup s potfixem "_i" a vystup "_o" pripadne pokud je to vystup na pin tak treba "_pad".
6. Zprovoznit ModelSim Xilinx ma tu odlehcenou verzi a ver mi, ze tenhle SW si pak budes cenit zlatem. Navic Ise ma primo nejake pruvodce, ktery ti vygeneruje testbench a pak pouhym klikem ti spusti simulaci v Modelsimu. Venuj tomu ten cas (tyden ci mesic za to stoji), protoze lovit v designu problemy metodou pokus omyl je cesta do pekel. Ja bych rekl, ze 70 procent casu vyvoje stravim s ModelSimem a 30 procent casu vyvoje pracuju se skutecnym HW. Mozna depresivni zjisteni :-).
6. Styl psani si vyprofilujes casem. Neni ted moc podstatne.
Az se dostanes na uroven, kdy myslenku dokazes prenest do designu pak prijde dalsi level a to praci s timingem, ale to uz je jina pohadka :-).
Hodne uspechu a doufam, ze to nikdo nevyresi za tebe, aby te to donutilo se naucit pracovat s Modelsimem a chybu objevil sam :-).

Bartík Ondřej

Re: Zkušenosti s jazykem VHDL
« Odpověď #17 kdy: 30. 10. 2010, 15:43:08 »
Ale jak říkám jak napsat ten soubor "TestBench" to mi dělá problém. Manipulace s "TestBench Wave Form" nebyl žádný problém jednoduše se naklikaly stavy stupů přesně v určitou dobu kdy člověk potřeboval. Ale u toho "TestBench" se to píše v samostatném souboru *.VHD ale co, kde a hlavně proč do něj něco psát to je ten problém. Hledal jsem nějaké příklady, ale pochopit je bylo nad moje síly kdyby někdo měl nejaký materiál jak na to byl bych jen rád.

Inak ModelSim znám dělal jsem v něm ale jen se soubory TestBench Wave From což je tuším *.tbw

Bartík Ondřej

Re: Zkušenosti s jazykem VHDL
« Odpověď #18 kdy: 01. 12. 2010, 15:44:01 »
Znáte někdo spůsob jak generovat test bench pro simulátor nějakým externím softwarem ?

Děkuji za odpověď.

Bartík Ondřej

Re: Zkušenosti s jazykem VHDL
« Odpověď #19 kdy: 07. 07. 2011, 23:02:15 »
Dobrý den, chtěl bych se zeptat zda někdo pracoval s IP core, konkrétně při tvorbě pamětí a následných připojení do projektu. Děkuju.


r23

Re: Zkušenosti s jazykem VHDL
« Odpověď #20 kdy: 09. 07. 2011, 16:03:19 »
Nevím v jaké platformě pracuješ, ale test bench ti vygeneruje třeba přímo i ISE, a ty si pak jen dopíšeš stimuly. Co se paměti týče, záleží opět na platformě, ale v zásadě je to zase jednoduché, v ISE i naklikáš jádro tak, jak potřebuješ, případně přiřadíš inicializační vektor (počáteční stav paměti) a jádro se vygenetije. Pracuje se s tím pak jako s jakýmkoliv jiným IP.

Bartík Ondřej

Re: Zkušenosti s jazykem VHDL
« Odpověď #21 kdy: 10. 07. 2011, 15:22:25 »
No právě já s tím nikdy nedělal a vůbec nevím o tom nic

r23

Re: Zkušenosti s jazykem VHDL
« Odpověď #22 kdy: 10. 07. 2011, 19:39:07 »
Máš zkušenosti s návrhen nějakého číslicového HW ?

Ondřej Bartík

Re: Zkušenosti s jazykem VHDL
« Odpověď #23 kdy: 25. 09. 2011, 23:48:25 »
Myslíš v rámci pole nebo fyzicky z obvodů ?