Zobrazit příspěvky
Tato sekce Vám umožňuje zobrazit všechny příspěvky tohoto uživatele. Prosím uvědomte si, že můžete vidět příspěvky pouze z oblastí Vám přístupných.
Postupně je změním, ale zajímalo by mě jestli podle vašeho názoru bude někomu stát za to ten přístup "lámat" ... Díky ...
Jakou desku na hraní od Xilixu?
Na hraní stačí asi cokoliv s Kintex-7 hm?
Že právě toto bude kandidát na blok ve VHDL bylo jasné od počátku, ale také nás zajímalo, jak se s tím překlad popere.
Takže chápu, že pokud ARM je master a ten PCI-e bridge bazmek je taky master, tak jsou najednou na lokální sběrnici mastery dva, což je pikantní, pokud je AXI standardně single-master věc...
Díky za vysvětlivku. Já jsem si říkal, že už jsem to někde zahlédl :-) Čili je to soudělné s "front side busem" ARMových jader a v této souvislosti populární. A pokud správně chápu, výrobci FPGA nás poňoukají, že uvnitř FPGA lze snadno vytvořit "netransparentní slave bridge" z upstream PCI-e na tuto lokální sběrnici, a dál kolem ní uvnitř FPGA ledacos zařídit...
Kde jsem nechal vodiče? Už jen to, že saháš k takovéto otázce, tak tím potvrzuješ, že na jističi při vypínání napětí je. Protože pokud řešíš odpor vodičů, tak už jen řešíme v jakém poměru se napětí zdroje rozdělí mezi jistič a mezi dráty....Nebo snad chceš tvrdit, že vodiče mají takový odpor, že je těch 1.4 Ohmu jističe zanedbatelných? To snad ne...
Např. odpor 10m Cu 2,5mm^2 vodiče je cca 0.07 Ohmu. V jakém poměru se rozdělí napětí mězi jistič a drát tu snad nemusím počítat. A samozřejmě ano, můžeš klasickým jističem jistit i 100m vedení, to už se blížíš k hraně norem: právě proto, že už odpor drátů začne ovlivňovat činnost jističe a jeho vypínací doby - a i v takovém případě máš na jističi pořád 2/3 napětí zdroje. A to jsi ještě vzal jistič, kterej má ten odpor poměrně malej.
RDa:To, co Ti nedochází, je, že z jističe se stává v okamžiku, kdy vybaví, zátěž.
(Proč tomu tak je tu vysvětlovat teoreticky radioing) A tu zátěž musí zdroj utáhnout, jinak prostě jistič nevybaví. V případě zkratu máš během vybavování mezi póly jističe napětí zdroje, neboť to je jediný odpor v obvodu (přesněji o řády větší odpor než všechny ostatní v obvodu). Proto jistič nepotřebuje nulu: v okamžiku vybavení je nulou druhý pól jističe. Tedy jistič MÁ K DISPOZICI NAPĚTÍ ZDROJE.
Toto napětí zdroje definuje proud protékající přes jistič v okamžiku vybavování. A pokud není toto napětí dost velké, tak jistič nemá sílu překonat pružinu. Na to, popsat, co se v takovém případě děje, už si netroufám - pravděpodobně tam bude oscilovat pružina, tím i oscilovat protékající proud (jak se bude měnit energie odebíraná z magnetického pole a tím i impendance cívky), ten protékající proud ale může být v krátkých časových intervalech podstatně větší, než jaký je jmenovitý proud jističe.
Ale z toho, že jistič je v okamžiku vybavování zátěží, je zcela patrné, že napětí v obvodu má na funkci jističe vliv.
BTW, co je zač AXI ? Nějaká lokální sběrnice / privátní adresní prostor, typický pro Xilinx FPGA?
Xilinx má například dostupné IP pro PCIe/AXI bridge včetně příkladů pro linux, které lze použít jako základ a na nich rychle polepit (většinou) funkční řešení. Nejsem si jist současnou licenční politikou, ale bývaly zadarmo malé a střední FPGA. HLS v neplacených verzích není, takže jen VHDL/Verilog.
Pořád mluvíš o serii, serii, ale chápeš, že když tam máš připojenou zátěž (R), že tím jističem možná nikdy neproteče dost, aby ti odbavil? Jednak ta připojená zátěž (R) omezuje proud a jednak to prostě ten malý zdrojík třeba nedá?
Taky mám pocit, že nerozumíš seriovému zapojení. Seriové zapojení znamená, že máš ke zdroji připojenou zátěž R, která je prostě vždy nějak velká. Pořád mluvíš o serii, serii, ale chápeš, že když tam máš připojenou zátěž (R), že tím jističem možná nikdy neproteče dost, aby ti odbavil?
Root.cz (www.root.cz), informace nejen ze světa Linuxu. ISSN 1212-8309
Copyright © 1998 – 2023 Internet Info, s.r.o. Všechna práva vyhrazena. Powered by Linux.