Zobrazit příspěvky

Tato sekce Vám umožňuje zobrazit všechny příspěvky tohoto uživatele. Prosím uvědomte si, že můžete vidět příspěvky pouze z oblastí Vám přístupných.


Příspěvky - RDa

Stran: 1 [2] 3 4 ... 101
16
Windows a jiné systémy / Re:Apple M1 - unzip = kernel panic
« kdy: 22. 10. 2021, 15:28:14 »
Mimochodem, cobyste volili, kdybyste si měli vybrat:
1. kernel panic při dekompresi zip (Apple M1; tady)
2. extrémně pomalá dekomprese  (ARM v8 Snapdragon  ;támhle)

IBM Power s hw akceleratorem komprese :)

17
Hardware / Re:Schéma Thunderbolt Alternate Mode
« kdy: 21. 10. 2021, 18:42:39 »
Ahm vidim moju chybu, splietol som dve veci dokopy s tym SBU. Kazdopadne sedi zaklad toho-co som povedal, ze piny ostavaju a je 8 kablov (4 pary) na ktorych sa vytvoria Alt mode linky podla potreby. Ak nejake pary este ostanu volne, tak sa na nich mozu vytvorit este USB-3.0/3.1

NE NEZUSTANOU. Na USB 3 potrebujes 2 pary (SSTX,SSRX), pripadne pro "plnohodnotne" USB3 pak tri pary (pridej USB2.0 DN/DP)

TBT nema imho kombinaci s jinym base/alt modem, protoze protistrana obsahuje TBT "prijimac" a ten umi udelat USB3.2 Gen 2 port na svem daisy-chain vystupu pokud je potreba.

Taky neznam zadne zarizeni, ktere by kombinovalo USB2.0 a TBT. Jako proc?

18
Hardware / Re:Schéma Thunderbolt Alternate Mode
« kdy: 21. 10. 2021, 13:11:20 »
Mas to presne na tej wiki, USB-C si dohodne najprv PD a potom na [RT]X[12][+-] (8 kablov) si vystavi 1 az 4 vysokorychlostne linky Alt mode podla toho, co potrebuje. Nizkorychlostnu linku USB3 moze mat na SBU[12] a k tomu este USB2 na D[+-] Piny nie su prehodene, len sa nemusia vyuzivat vsetky.

To mas hodne blbe :-)

TBT pouziva 4 pary pro data (2 TX a 2 RX) a dve SBU ma pro svuj servisni kanal (1Mb/s).
Vysokorychlostni piny jak pro TBT i USB3-SS jsou tolerantni vuci zmene polarity.

19
Server / Re:obdoba SERVFAIL/NXDOMAIN U Virtualhosta
« kdy: 21. 10. 2021, 03:23:20 »
Aplikuj pravidla padajiciho lejna:
1) rozjed vse v http i https
2) http presmeruj na https, pokud neni nutny fallback na tupe klienty (a la arduino bez ssl)
3) kde se vyzaduje http namisto https, tak presmeruj, ale browseru se to libit teda nebude
4) zmigruj se na ipv6 a pro kazdy virtualhost muzes mit vlastni IP a na ni otevrene porty dle libosti

Nebo proste aplikuj redukci na spolecneho jmenovatele a zrid si 3 IP, kde budes hostovat http only, https only a mixed access weby, a patricne jim nastav DNS. Pak neni problem, aby port zustal zavren.

20
Nevim zda vam vyskakuje 1) "IE like cookie hlaska" (dialog prohlizece ze stranka fakt jako pouziva cookies), nebo 2) soudoby GDPR ribbon ktery je soucasti obsahu stranky.

V pripade 1 by mela stacit automaticka akceptace cookies, coz asi mate?

V pripade 2 musi byt splneny 2 podminky:
 A) musite nafejkovat neevropskou GEO IP (treba skrze VPN)
 B) stranka kterou screenshotujete musi byt GEO IP aware, tj. pro neevropske klienty nenabizet GDPR ribbon

Tak hodne stesti :-)

21
Odkladiště / Re:Ztráta mobilu
« kdy: 19. 10. 2021, 19:58:47 »
Postupně je změním, ale zajímalo by mě jestli podle vašeho názoru bude někomu stát za to ten přístup "lámat" ... Díky ...

Dokud jsi nezminil co jsi mel za telefon a co v nem je, bylo to OK.
Ted uz to lamat smysl mit bude :-)

22
Hardware / Re:Schéma Thunderbolt Alternate Mode
« kdy: 19. 10. 2021, 19:48:49 »
Prozrad nam, k cemu to do detailu potrebujes?

23
Hardware / Re:ESP32 MMU/MPU
« kdy: 18. 10. 2021, 17:37:39 »
Ja ti nevim, ale do TRM jsi se dival?

https://www.espressif.com/sites/default/files/documentation/esp32_technical_reference_manual_en.pdf
na strane 600 to zacina..

V kratkosti: zvolit granularitu (prilis mala znamena managed jen spodni cast pameti), pak nastavit 16 bitu masky kdy to ma udelat catch, a pro jaky PID se to aktivuje (asi smesna snaha o privilege level). V handleru se bud zmeni PID (nebo to udela interrupt controller sam, takze bys tim "privilegovanym" procesem mel byt schopen delat pristupy bez double-faultu.

Ale nikde tam nepisou, co za preruseni to dela.. find na MPU nachazi   APP_MMU_IA_INT /  APP_MPU_IA_INT ... a ani jak udelat restart operace. Podle me to udela jen indikaci zakazaneho pristupu a tim to hasne.. neni to jako u x86 s restartem instrukce.

24
Vývoj / Re:FPGA s Verilog na PCIe kartě
« kdy: 18. 10. 2021, 00:19:21 »
Jakou desku na hraní od Xilixu?
Na hraní stačí asi cokoliv s Kintex-7 hm?

Na hrani s PCIe a pameti ti staci nejaky Artix7, napr. AC701 - https://www.xilinx.com/products/boards-and-kits/ek-a7-ac701-g.html#hardware - tohle je podporovano ve Free verzi Vivada, muzes si pak hw sehnat bokem. Vetsina ostatnich kitu nema PCIe, jenom pamet a cim levnejsi tim marnejsi.

Ten Kintex (napr. KC705) a vejs (ZC706, VC707) bude device locked licence, a musis to poridit z oficialni distribuce abys dostal klic k softu, second hand nabidky desek neobsahuji tuto licenci. Tato licence te pak privaze k verzi sw ktery vysel v momente aktivace.

Pokud ti nevadi chybejici PCIe tak se pak jeste nabizi hromada kitu pro zacatecniky se Zynq-em (napr. Zybo, Pynq, ZC702), kde je to pak kombinace  ARM+eth+ram+fpga+linux. Na vyvoj akceleratoru a hratky s DMA ci AXI se to hodi.

Pro zacatek doporucuji zapadni poctive desky, od vyrobce nebo distributora. Az v tom budes dobrej, tak pak muzes risknout cinsky smejdy - at neresis zbytecne nesouvisejici problemy navic pri uceni.

Klidne postni linky na hw a neco ti vybereme - zda se ze se tady seslo par odborniku co v tom taky jedou :)


25
Vývoj / Re:FPGA s Verilog na PCIe kartě
« kdy: 17. 10. 2021, 20:51:25 »
Že právě toto bude kandidát na blok ve VHDL bylo jasné od počátku, ale také nás zajímalo, jak se s tím překlad popere.

A ono to HLS umi includovat funkce z VHDL nejak jednoduse?
(treba tomu rict jakou to bude mit latenci a jak casto tam muze vkladat vstupni data, nebo to ma oboustranny handshake?)

26
Vývoj / Re:FPGA s Verilog na PCIe kartě
« kdy: 17. 10. 2021, 20:43:58 »
Takže chápu, že pokud ARM je master a ten PCI-e bridge bazmek je taky master, tak jsou najednou na lokální sběrnici mastery dva, což je pikantní, pokud je AXI standardně single-master věc...

Ono to je point to point, takze tri veci tam nespojis - takze premyslet o multimaster postrada smysl. Samozrejme pak je tam "rozbocovac" (axi interconnect), kde si pak naklikas adresni mapu pro vicero slavu, abys vytvoril neco jako stromovou strukturu.

27
Bazar / Re:Sháním HP MicroServer Gen8
« kdy: 17. 10. 2021, 12:48:30 »
Tak jestli to mas na lab, si poskladej neco serveroveho z komponent, ne?

Generacne je tohle ekvivalent supermicro X9 lowendu (mam: x9scm + G1610 + 32G ecc-ram), kdybys mel zajem.

28
Bazar / Re:Sháním HP MicroServer Gen8
« kdy: 17. 10. 2021, 12:13:18 »

29
Vývoj / Re:FPGA s Verilog na PCIe kartě
« kdy: 17. 10. 2021, 11:28:11 »
Díky za vysvětlivku. Já jsem si říkal, že už jsem to někde zahlédl :-) Čili je to soudělné s "front side busem" ARMových jader a v této souvislosti populární. A pokud správně chápu, výrobci FPGA nás poňoukají, že uvnitř FPGA lze snadno vytvořit "netransparentní slave bridge" z upstream PCI-e na tuto lokální sběrnici, a dál kolem ní uvnitř FPGA ledacos zařídit...

On by to muselo byt NTB, protoze v ruznych kompech mas prece jinam namapovany BAR (mezi rebooty v ramci jednoho stroje se to tedy nastesti nemeni). Ale typicky pro PCIe se to nepouziva v NTB modu - spis exkluzivnim/privatnim. PCIe-device port je master (skrze pcie-axi bridge) a zbytek logiky je slave. Jiny master tam primo nebyva, resp. zbytek zapojeni je zcela jinde (napr. na dalsim portu pametoveho radice - ktery pak prolina pametove operace z dvou masteru).

Na FPGA se to AXI resi "soft" metodou, takze zere cenne zdroje - proto ta ma analogie k java/skriptovanym vecem - mate to sice rychle slepeny, ale neni to optimalni/nativni pro to, co ten hw by umel.

30
Hardware / Re:Ochrana proti zkratu 12V/2A
« kdy: 17. 10. 2021, 01:21:16 »
Kde jsem nechal vodiče? Už jen to, že saháš k takovéto otázce, tak tím potvrzuješ, že na jističi při vypínání napětí je. Protože pokud řešíš odpor vodičů, tak už jen řešíme v jakém poměru se napětí zdroje rozdělí mezi jistič a mezi dráty....Nebo snad chceš tvrdit, že vodiče mají takový odpor, že je těch 1.4 Ohmu jističe zanedbatelných? To snad ne...
Např. odpor 10m Cu 2,5mm^2 vodiče je cca 0.07 Ohmu. V jakém poměru se rozdělí napětí mězi jistič a drát tu snad nemusím počítat. A samozřejmě ano, můžeš klasickým jističem jistit i 100m vedení, to už se blížíš k hraně norem: právě proto, že už odpor drátů  začne ovlivňovat činnost jističe a jeho vypínací doby - a i v takovém případě máš na jističi pořád 2/3 napětí zdroje. A to jsi ještě vzal jistič, kterej má ten odpor poměrně malej.

Boha jeho, kolikrat to musim opakovat - akcni clen jistice je vybuzen PORUCHOVYM PROUDEM. Tento proud aplikovany skrze vnitrni odpor jistice (ktery se nemeni) zpusobi, ze pri jeho patricne vysi bude moct jistic byt vypnut (a sila - vykon, je zavisla na kvadratu proudu.. coz jenom ulehcuje konstrukci a selektivitu).

Pokud tento poruchovy proud nedosahne 3In az 5In (u typu B), tak se nejedna o situaci "porucha" na kterou ma onen jistic reagovat. Tj. v pripade 1A jistice, za kterym mate kilometrove vedeni s odporem takovym, ze skrze nej pri 230V protece jenom 2A a na spotrebici bude zcela marnej vykon, protoze vase draty jsou topne teleso o prikonu 460 W. Tam nebude fungovat ani jistic, ale ani spotrebic.

Proto norma rika, jaky musi byt maximalni odpor (resp. impedance - protoze AC) vodicu (a tim je pro danej prurez dany dosah vedeni). Prostudujte si treba https://elektrika.cz/data/clanky/novch021113

Stran: 1 [2] 3 4 ... 101