Fórum Root.cz
Hlavní témata => Vývoj => Téma založeno: fpga 26. 01. 2016, 16:14:46
-
Objevil jsem skvělou demo desku : ARTY s Xilinx Artix-7 35T XC7A35T-L1CSG324I.
http://www.xilinx.com/products/boards-and-kits/arty.html (http://www.xilinx.com/products/boards-and-kits/arty.html)
Za 99 USD se mi zdá super, ale možná se pletu, má někdo tip na něco lepšího ?
Případně nějaké tipy a la FPGA návrhářem snadno a rychle ?
Dík :)
-
Mám obavu, že v demo desce ty návrhářské schopnosti netkvějí. :)
-
nějaké tipy a la FPGA návrhářem snadno a rychle ?
ne že bych měl moc zkušeností, ale troufnu si říct, že v první řadě si musíte uvědomit, že to není programování, ale návrh elektronického obvodu a musíte myslet i na fyzikální aspekty jeho fungování (např. rychlost přeběhu)
-
dík za podnětné komentáře,to jsem nevěděl. Něco dalšího k tématu ?
-
dík za podnětné komentáře,to jsem nevěděl. Něco dalšího k tématu ?
Jaký je tvůj background v oblasti číslicové elektroniky a programovatelné logiky obecně?
-
V češtině k tématu mnoho dostupné literatury není. Za zmínku patrně stojí kniha FPGA prakticky od Jakuba Šťastného, se kterou sice nemám přímé zkušenosti, ale s jejím autorem nějakou osobní ano a měl by být zárukou slušné úrovně.
Nějakej devkit si určitě zakup, zablikat si ledkama je vždycky dobrá motivace. Připrav se nicméně na to, že s klasickým programováním má návrh systému v HDL jazyce pramálo společného. Je třeba si umět představit, jaké zapojení danou jazykovou konstrukcí vznikne, respektive jaké chceš, aby vzniklo. Jak už zmínil předřečník, je k tomu třeba něco vědět o číslicové technice a znát vnitřní strukturu hradlového pole - musíš tušit, jak jsou vysyntetizovaná zapojení fyzicky realizována. Viz http://www.xilinx.com/support/documentation/user_guides/ug474_7Series_CLB.pdf .
-
Trochu motivace zde https://www.youtube.com/watch?v=koHyh7S1JjE, můžete použít i simulátor FPGA a kód psát v Pythonu, viz zde http://www.slideshare.net/GuyEschemann/2014-all-programmabe-days-fpga-design-with-python.
-
kód psát v Pythonu
To je mimoradne debilni napad. Vzhledem k tomu, ze myHDL pro syntezu zadny vendor FPGA nepodporuje, doporucujete tomu nebohemu cloveku, aby si to cele zkomplikoval pridanim dalsi zbytecny vrstvy.
Navic pro popis HW jsou jazyky Verilog a VHDL navrzene, v Pythonu bude reaktivni paradigma a silny paralelismus vzdycky maximalne nejak hnusne nahackovany.
-
kód psát v Pythonu
To je mimoradne debilni napad. Vzhledem k tomu, ze myHDL pro syntezu zadny vendor FPGA nepodporuje, doporucujete tomu nebohemu cloveku, aby si to cele zkomplikoval pridanim dalsi zbytecny vrstvy.
Navic pro popis HW jsou jazyky Verilog a VHDL navrzene, v Pythonu bude reaktivni paradigma a silny paralelismus vzdycky maximalne nejak hnusne nahackovany.
Souhlas. Pokud FPGA, tak VHDL nebo Verilog...
-
Nějakej devkit si určitě zakup, zablikat si ledkama je vždycky dobrá motivace. Připrav se nicméně na to, že s klasickým programováním má návrh systému v HDL jazyce pramálo společného. Je třeba si umět představit, jaké zapojení danou jazykovou konstrukcí vznikne, respektive jaké chceš, aby vzniklo. Jak už zmínil předřečník, je k tomu třeba něco vědět o číslicové technice a znát vnitřní strukturu hradlového pole - musíš tušit, jak jsou vysyntetizovaná zapojení fyzicky realizována. Viz http://www.xilinx.com/support/documentation/user_guides/ug474_7Series_CLB.pdf .
Tušit nemusí. FPGA a VHDL jsou dvě různé věci. Na VŠ se s FPGA začíná tak, že se prostě kreslí schemata. Naházíte tam pár hradel, označíte vstupy a výstupy atd. Pak to nahrajete do FPGA. Teprve později se začíná s VHDL, které je představeno jako silnější alternativa ke kreslení schemat. Poprali se s tím prakticky všichni spolužáci. Výjimkou byli jen lidé, kteří přišli z katedry počítačů, protože ti rovnou začali "programovat", schematům nerozuměli a ani nechtěli rozumět. Měli obrovské problémy právě proto, že na VHDL koukali jako na programovací jazyk, když ve skutečnosti je to definiční jazyk. Dodnes mě některé jejich otázky děsí, například "a jak definuji, v jakém pořadí se ty programy spouští?" (odpověď: běží všechny najednou a nepřetržitě, není tam nic jako pořadí a nic jako spouštění nebo ukončení).
https://www.fel.cvut.cz/cz/education/bk/predmety/12/07/p1207106.html
http://fpga.cz/
-
Tušit nemusí.
Jestli to mělo znamenat "tušit nemusí, musí to vědět", tak v podstatě souhlasím.
-
kód psát v Pythonu
To je mimoradne debilni napad. Vzhledem k tomu, ze myHDL pro syntezu zadny vendor FPGA nepodporuje, doporucujete tomu nebohemu cloveku, aby si to cele zkomplikoval pridanim dalsi zbytecny vrstvy.
Navic pro popis HW jsou jazyky Verilog a VHDL navrzene, v Pythonu bude reaktivni paradigma a silny paralelismus vzdycky maximalne nejak hnusne nahackovany.
Ruční navrhovaní obvodů již dnes nemá budoucnost. V PyHDL můžete tvořit evoluční algoritmy, které budou obvody podle zadaných kritérii generovat samy. Testování můžete taky automatizovat. Takže to není zbytečná vrstva. Ona vaše znalost fungování hw je taky jen mentální model.
Ono z hlediska motivace je dobré, rychle něco konkrétního vytvořit. I pomocí mezivrstvy, než dlouhou dobu studovat základy, bez viditelného výsledku. Paradoxně by solidní základy měly být až druhý krok.
Ale souhlasím s vámi, že základ VHDL, nebo Verilog je potřeba znát a není tředba hned kupovat vývojové desky, stačí simulátor (třeba online http://www.edaplayground.com/) a nebo GTKWave na prohlížení průběhů.
-
kód psát v Pythonu
To je mimoradne debilni napad. Vzhledem k tomu, ze myHDL pro syntezu zadny vendor FPGA nepodporuje, doporucujete tomu nebohemu cloveku, aby si to cele zkomplikoval pridanim dalsi zbytecny vrstvy.
Navic pro popis HW jsou jazyky Verilog a VHDL navrzene, v Pythonu bude reaktivni paradigma a silny paralelismus vzdycky maximalne nejak hnusne nahackovany.
Ruční navrhovaní obvodů již dnes nemá budoucnost. V PyHDL můžete tvořit evoluční algoritmy, které budou obvody podle zadaných kritérii generovat samy. Testování můžete taky automatizovat. Takže to není zbytečná vrstva. Ona vaše znalost fungování hw je taky jen mentální model.
Jasne, evolucni algoritmus mi navrhne implementaci treba 10gigovyho ethernetu... nevim co beres, ale chci to taky.
-
Tušit nemusí.
Jestli to mělo znamenat "tušit nemusí, musí to vědět", tak v podstatě souhlasím.
On pak clovek v opacnem pripade ponekud obtizne navrhuje tak, aby se napr. vesel do timing constraints...
-
Jinak jeste trochu k tomu navrhovani genetickym algoritmem. Je dobre si uvedomit, ze optimalizace evoluci v prirode nema daleko k brute force, z cehoz lze odvodit, ze je treba spousta iteraci, coz obvykle znamena i spoustu casu. V knize Evolucni hardware se ostatne rika, ze uzitecnost evolucniho designovani je limitovana pomerne nizkou pouzitelnou delkou chromozomu, a to jak pri navrhu nad raw hradly, tak nad nejakymi vetsimi makry (scitacka, citac apod.).
Dalsi legrace je navrh fitness funkce, chtel bych treba videt takovou, ktera povede k uspesne synteze zmineneho 10gigoveho ethernetu nebo treba x86 cpu. V podstate to znamena bokem napsat naprosto detailni model v kvalite jeste vyssi, nez se bezne pouziva pro verifikaci.
-
kód psát v Pythonu
To je mimoradne debilni napad. Vzhledem k tomu, ze myHDL pro syntezu zadny vendor FPGA nepodporuje, doporucujete tomu nebohemu cloveku, aby si to cele zkomplikoval pridanim dalsi zbytecny vrstvy.
Navic pro popis HW jsou jazyky Verilog a VHDL navrzene, v Pythonu bude reaktivni paradigma a silny paralelismus vzdycky maximalne nejak hnusne nahackovany.
Ruční navrhovaní obvodů již dnes nemá budoucnost. V PyHDL můžete tvořit evoluční algoritmy, které budou obvody podle zadaných kritérii generovat samy. Testování můžete taky automatizovat. Takže to není zbytečná vrstva. Ona vaše znalost fungování hw je taky jen mentální model.
Jasne, evolucni algoritmus mi navrhne implementaci treba 10gigovyho ethernetu... nevim co beres, ale chci to taky.
To není dobrý nápad. Ale někdo by mohl poskládat všechny perly tohoto přispěvatele na jedno místo. Naposledy mě dostal s výrokem "sw nemá předem danou funkci".
-
kód psát v Pythonu
To je mimoradne debilni napad. Vzhledem k tomu, ze myHDL pro syntezu zadny vendor FPGA nepodporuje, doporucujete tomu nebohemu cloveku, aby si to cele zkomplikoval pridanim dalsi zbytecny vrstvy.
Navic pro popis HW jsou jazyky Verilog a VHDL navrzene, v Pythonu bude reaktivni paradigma a silny paralelismus vzdycky maximalne nejak hnusne nahackovany.
Ruční navrhovaní obvodů již dnes nemá budoucnost. V PyHDL můžete tvořit evoluční algoritmy, které budou obvody podle zadaných kritérii generovat samy. Testování můžete taky automatizovat. Takže to není zbytečná vrstva. Ona vaše znalost fungování hw je taky jen mentální model.
Jasne, evolucni algoritmus mi navrhne implementaci treba 10gigovyho ethernetu... nevim co beres, ale chci to taky.
Když byl evoluční algoritmus schopen navrhnout a realizovat lidský mozek, který to dokáže, tak principielně to možné je. Výzva je to udělat tak, aby to šlo s relativně malým počtem kroků. Jinak budoucnost elektroniky je v samoorganizujících se logických automatech postavených na principu "FPGA". Ostatně život není nic jiného. Jen ta FPGA jsou postavena na bázi sloučenin uhlíku a místo ovlivňování transportu elektronů se používájí chemické vazby a transport molekul. Dolovací automat poslaný na nějaký asteroid, si bude muset poradit sám, a jen těžko můžeme předpokládat, že se všemi eventualitami bude počítáno předem.
-
Tušit nemusí.
Jestli to mělo znamenat "tušit nemusí, musí to vědět", tak v podstatě souhlasím.
Uznávám, měl jsem to rozvést. Správně je obojí: musí vědět, že výsledkem je nějaký obvod. Znát základní konstrukční prvky. Že ať už si do programu napíše co chce, tak výsledkem je nakonfigurovaná síť hradel, paměťových buněk apod. Zjednodušeně řečeno nepoddat se představě, že je to nějaký mikroprocesor interpretující zadaný program.
Co pro "vstup do svěra FPGA" znát nemusí jsou věci jako LUT.
-
kód psát v Pythonu
To je mimoradne debilni napad. Vzhledem k tomu, ze myHDL pro syntezu zadny vendor FPGA nepodporuje, doporucujete tomu nebohemu cloveku, aby si to cele zkomplikoval pridanim dalsi zbytecny vrstvy.
Navic pro popis HW jsou jazyky Verilog a VHDL navrzene, v Pythonu bude reaktivni paradigma a silny paralelismus vzdycky maximalne nejak hnusne nahackovany.
Ruční navrhovaní obvodů již dnes nemá budoucnost. V PyHDL můžete tvořit evoluční algoritmy, které budou obvody podle zadaných kritérii generovat samy. Testování můžete taky automatizovat. Takže to není zbytečná vrstva. Ona vaše znalost fungování hw je taky jen mentální model.
Jasne, evolucni algoritmus mi navrhne implementaci treba 10gigovyho ethernetu... nevim co beres, ale chci to taky.
To není dobrý nápad. Ale někdo by mohl poskládat všechny perly tohoto přispěvatele na jedno místo. Naposledy mě dostal s výrokem "sw nemá předem danou funkci".
Už jste se někdy setkal s uživatelem, který by tu funkci objednaného sw uměl detailně popsat a nebo věděl, co bude potřebova za měsíc, rok, nebo pět let ?
-
Jak už bylo řečeno, je nutné si uvědomit, že návrh pro FPGA není programování, ale je to návrh digitálních obvodů. Bez toho to nepůjde! Osobně doporučuji začít jazykem VHDL, který je v Evropě používanější. Něco málo do začátku jde najít například na webu http://vhdl.cz/ (http://vhdl.cz/). Levné vývojové desky s FPGA se dají sehnat za pár korun z Číny.
Důležitý je naučit se překreslovat VHDL do schématu a naopak, člověk pak má lepší představu co vlastně v jazyce VHDL popisuje. Nějaké automatické generování obvodů nikdy nevygeneruje bezvadně optimalizovaný obvod pro konkrétní FPGA, vždy bude lepší provádět ruční návrh ve VHDL nebo Ve Verilogu. ;)
-
...
Když byl evoluční algoritmus schopen navrhnout a realizovat lidský mozek, který to dokáže, tak principielně to možné je.
...
Tenhle evoluční algoritmus ale dělá docela velké chyby. Viz artróza (ta nás čeká všechny, pokud "včas" neumřeme). Nebo krevní oběh žirafy (sice výborně zvládá změnu tlaku, ale jedna z cév je pořád tažena "jako u všech savců", což u žirafy znamená zbytečnou zajížďku v metrech). Kdykoliv se změní zadání nebo některé z podmínek, tak rázem je výsledek na hranici únosnosti.
I kdyby generace byly rychlé jak verze Chrome, tak si na "opravu" počkáte desítky let. Všichni prostě mají rádi genetické algoritmy, ale už nechtějí slyšet, že je tu více než miliontá verze a každá se několik let testovala.
-
V situaci kdy ještě pořádně nefunguje genetické programování v oblastech, kde jde čistě o algoritmy, mně fascinují lidé radící začínajícímu zájemci o FPGA aby nestudoval základy protože HW se bude navrhovat "sám"...
-
...
Když byl evoluční algoritmus schopen navrhnout a realizovat lidský mozek, který to dokáže, tak principielně to možné je.
...
Tenhle evoluční algoritmus ale dělá docela velké chyby. Viz artróza (ta nás čeká všechny, pokud "včas" neumřeme). Nebo krevní oběh žirafy (sice výborně zvládá změnu tlaku, ale jedna z cév je pořád tažena "jako u všech savců", což u žirafy znamená zbytečnou zajížďku v metrech). Kdykoliv se změní zadání nebo některé z podmínek, tak rázem je výsledek na hranici únosnosti.
I kdyby generace byly rychlé jak verze Chrome, tak si na "opravu" počkáte desítky let. Všichni prostě mají rádi genetické algoritmy, ale už nechtějí slyšet, že je tu více než miliontá verze a každá se několik let testovala.
Tak ono je to v případě FPGA a logických funkcí dost zjednodušeno, oproti biologickým systémům, pokusy už prováděny byly viz například zde http://www.elektrorevue.cz/clanky/04043/index.html
-
V situaci kdy ještě pořádně nefunguje genetické programování v oblastech, kde jde čistě o algoritmy, mně fascinují lidé radící začínajícímu zájemci o FPGA aby nestudoval základy protože HW se bude navrhovat "sám"...
No pokud začne se studováním současného hw, tak do toho investuje tolik energie, že bude ztracen pro nové postupy, které by případně mohl objevit. Těžko totiž bude opouštět to, do čeho investoval tolik času. Nové věci se do jisté míry rodí popření současných postupů, takže i neznalost může, ale nemusí být přínosná. A nalézat dnes něco nového, je stále těžší, protože k tomu potřebujete stále více vlastní originality. Je známo, že i evoluční algoritmy někdy uviznou v lokálním optimu. A žádný vývojář nestojí mimo tento základní evoluční algoritmus, kterým je současná úroveň znalostí, či kultura daného oboru.
-
Jinak jeste trochu k tomu navrhovani genetickym algoritmem. Je dobre si uvedomit, ze optimalizace evoluci v prirode nema daleko k brute force, z cehoz lze odvodit, ze je treba spousta iteraci, coz obvykle znamena i spoustu casu. V knize Evolucni hardware se ostatne rika, ze uzitecnost evolucniho designovani je limitovana pomerne nizkou pouzitelnou delkou chromozomu, a to jak pri navrhu nad raw hradly, tak nad nejakymi vetsimi makry (scitacka, citac apod.).
Dalsi legrace je navrh fitness funkce, chtel bych treba videt takovou, ktera povede k uspesne synteze zmineneho 10gigoveho ethernetu nebo treba x86 cpu. V podstate to znamena bokem napsat naprosto detailni model v kvalite jeste vyssi, nez se bezne pouziva pro verifikaci.
Optimalizační funkce je ale jednoduchá, je stejná jako demontážní funkce, kterou zná každý, kdo rozebral nějaké zařízení, když ho dal dohromady, zase zpátky, tak mu zůstaly na stole součástky, které tam zapomněl dát a kupodivu zařízení plní původní funkci stejně dobře.
Technické informační systémy nyní jsou provázány, jsou zapojeny do sítí a spoustu informací sdílí, což optimalizaci může akcelerovat, navíc ta evoluce může probíhat za provozu těchto zařízení.
Vezměte si takový Hubbleoúv teleskop, což byl dokonale vyleštěný kus zrcadla poslaný do vesmíru. Nyní ho můžete nahradit miliony miniaturních snímačů náhodně a částečně symetricky vypuštěných do oblasti kolem nějaké sondy kdesi v kosmu, řekněme v kulovité oblastí o průměru tisíců kilometrů. A díky jejich propojení a synchronizaci, z nich za přepokladu, že každý z nich zná svou polohu, můžete sestavit toto zrcadlo též. Jeho geometrii a třeba natáčení do požadovaného směru nebudete provádět jejich fyzickým pohybem, ale výběrem vhodných jedinců nacházejících se v požadovaném místě. Což by vám umožnilo vidět daleko dále, než kam dohlédl Hubbleův teleskop. Jejich napájení pak můžete řešit například jaderným reaktorem, v dostečné vzdálenosti, který k nim vysílá intenzivní záření, v určitých intervalech, které dobíjí jejich baterie a samotný snímač je od toho záření odstíněn, protože je definované vlnové délky a ve známém čase :-))) Když budete mít rozptýleno těch snímačů více než potřebujete, tak vám ani nevadí, že časem se jich polovina zničí vlivem prostředí a zařízení bude nadále funkční :-)))
No a nejlepší by bylo, že tato konstrukce by mohla reagovat na to co vidí a aktivně se přizpůsobovat snímanému obrazu :-)))
-
;D ;D ;D
Věnuj se raději psaní sci-fi. Evidentně tam budeš mít větší naději na úspěch než v reálné technice. ;)
-
já to nechápu, je něco nesrozumitelného na "FPGA experimenty - výměna zkušeností" ?
Z těch příspěvků mám dojem, že do nějakého ústavu zavedli internet.
Jediné dva zajímavé tipy jsou vhdl.cz a pyHDL.
Mě už deska přišla, web server demo chodilo, ostatní ne, není snadné se tím prokousat, ale to Vivado (licence je v ceně) vypadá mocně :)
-
;D ;D ;D
Věnuj se raději psaní sci-fi. Evidentně tam budeš mít větší naději na úspěch než v reálné technice. ;)
Jaké sci-fi? Obdobný postup se ke studiu černých děr už používá :-) Viz například zde, článek z novin https://news.google.com/newspapers?nid=1350&dat=20051103&id=THhhAAAAIBAJ&sjid=gAQEAAAAIBAJ&pg=4193,418779&hl=en
Stejný postup bude použit i u teleskopu typu Ritchey-Chrétien v plánované TMT Observatory, kde 30m zrcadlo bude tvořeno 492 menšími 1.4m zrcadly :-)))
Viz zde http://www.tmt.org/about-tmt
-
já to nechápu, je něco nesrozumitelného na "FPGA experimenty - výměna zkušeností" ?
Z těch příspěvků mám dojem, že do nějakého ústavu zavedli internet.
Jediné dva zajímavé tipy jsou vhdl.cz a pyHDL.
Mě už deska přišla, web server demo chodilo, ostatní ne, není snadné se tím prokousat, ale to Vivado (licence je v ceně) vypadá mocně :)
Hmm. Neodpověděl jsi na můj dotaz jaký je tvůj background v číslicové elektronice a programovatelných obvodech. To nebylo rejpání a snaha tě odradit. To jsem myslel vážně abych ti případně mohl doporučit něco adekvátního...
-
Jediné dva zajímavé tipy jsou vhdl.cz a pyHDL.
Tak zrovna pyHDL mi prijde ... nevim jak to slusne nazvat.
Z me zkusenosti je nejlepsi mit nejaky *realny* problem, ktery pomoci CPLD/FPGA vyresim. Treba generator nejakeho testovaciho obrazu, ktery se mi zobrazi na televizi/monitoru. A tento problem postupne resit, treba s pomoci opencores.org. Na takovou vec staci to uplne nejmensi FPGA a k tomu treba zdarma Xilinx ISE. A nejaka "background" knowledge.
Jak tu nekdo psal naucit se nejprve kreslit schemata - muj prvni design pro CPLD vznikal presne takto, ale diky neohrabanosti Xilinxiho nastroje v te dobe takovy mostup mohu pouze NEDOPORUCIT (nepredpokladam, ze se neco vyznamne zmenilo, kdyz za ty mnohe roky nebyli schopni opravit ani jine jeste podstatnejsi chyby).
-
* Hvězdná brána má forum někde jinde - nebo jsem si to aspoň hloupě myslel
* don't you worry about my background ;)
* mhi má taky (jako ten maník s pyHDL) 14 let zkušeností s návrhem ?
* CPLD za pár centů NENÍ jako FPGA za 35 dolarů
* Vivado ma 10GB, neořezané stojí tisíce dolarů a NENÍ jako ISE zdarma
https://www.youtube.com/watch?v=VjYdNIOyRcE&t=2m37s (https://www.youtube.com/watch?v=VjYdNIOyRcE&t=2m37s)
ještě další užitečný web zde :
https://wiki.trenz-electronic.de/pages/viewpage.action?pageId=10625459 (https://wiki.trenz-electronic.de/pages/viewpage.action?pageId=10625459)
-
* Hvězdná brána má forum někde jinde - nebo jsem si to aspoň hloupě myslel
* don't you worry about my background ;)
* mhi má taky (jako ten maník s pyHDL) 14 let zkušeností s návrhem ?
* CPLD za pár centů NENÍ jako FPGA za 35 dolarů
* Vivado ma 10GB, neořezané stojí tisíce dolarů a NENÍ jako ISE zdarma
https://www.youtube.com/watch?v=VjYdNIOyRcE&t=2m37s (https://www.youtube.com/watch?v=VjYdNIOyRcE&t=2m37s)
ještě další užitečný web zde :
https://wiki.trenz-electronic.de/pages/viewpage.action?pageId=10625459 (https://wiki.trenz-electronic.de/pages/viewpage.action?pageId=10625459)
Jinak ještě existuje MyHDL a to generuje výstup i do Verilogu i do VHDL, navíc umí do návrhu integrovat i simulace. Viz zde http://www.myhdl.org/
-
Vivado má licenční model stejný jako ISE - základní webpack (malé součástky) lze získat zdarma.
Jinak já bych pro začátek doporučoval nějakou destičku s malým Zynq, přidaná hodnota je veliká. Můžeš si začít zkoušet HDL design, a až pokročíš, tak i dost komplexní věcí - vlastní periferie nebo i cizí IP jádro, jeho ovládání ze SW nebo Linuxu...v podtatě se na tom můžeš učit dalších 10 let...
-
* mhi má taky (jako ten maník s pyHDL) 14 let zkušeností s návrhem ?
* CPLD za pár centů NENÍ jako FPGA za 35 dolarů
* Vivado ma 10GB, neořezané stojí tisíce dolarů a NENÍ jako ISE zdarma
Clovece, Vy nechcete poradit, ale ostatnim radit. Mozna by stalo rovnou zacit navrhem primo do kremiku. Mentor Graphics to resi, ve Francii a Walesu je snad posledni evropska fabrika co to umi vyrobit, tak rychle nez ji trh vygumuje.
PS: I s malym kasparkem se da delat velke divadlo. Akorat to neni o lepeni modulu k sobe.
-
* mhi má taky (jako ten maník s pyHDL) 14 let zkušeností s návrhem ?
* CPLD za pár centů NENÍ jako FPGA za 35 dolarů
* Vivado ma 10GB, neořezané stojí tisíce dolarů a NENÍ jako ISE zdarma
Clovece, Vy nechcete poradit, ale ostatnim radit. Mozna by stalo rovnou zacit navrhem primo do kremiku. Mentor Graphics to resi, ve Francii a Walesu je snad posledni evropska fabrika co to umi vyrobit, tak rychle nez ji trh vygumuje.
PS: I s malym kasparkem se da delat velke divadlo. Akorat to neni o lepeni modulu k sobe.
A proto technologie z Evropy mizí, není to hraní velkého divadla na plácku v Horní Dolní, ale o co nejrychlejší adaptaci známé hry (trendu). Asi tak, jako když Alexandr Makedonský gordický uzel přesekl mečem. Eleganci návrhu vám nikdo nezaplatí. Navíc evoluční algoritmy ukazují, že lze vyvinout optimálnější varianty, kteréale mají jednu chybu, nejsou pro lidi srozumitelné, nechápou jejich funkci do detailu, jsou mimo množinu obvyklých řešení.
-
* don't you worry about my background ;)
Then I don't care to answer...
Sorry, ale rady tu scháníš ty. Jestli ti mám poradi smysluplně, potřebuji vědět kde jsi teď. Jinak je to jen plýtvání časem. Pa.
-
"a jak definuji, v jakém pořadí se ty programy spouští?"
automatem od kol. Mealyho, nebo Moora? ;)
-
Jasne, evolucni algoritmus mi navrhne implementaci treba 10gigovyho ethernetu... nevim co beres, ale chci to taky.
Myslím že byla myšlena syntéza, tzn. heuristika (např. EA) se stará o optimalizaci/implementaci designu popsaného v HDL, nikoliv návrh.
Ale pro zacatek je, dle meho nazoru, mozne syntezu povazovat jako blackbox, stejne jako nektere postupy pro vyuku programovani preskakuji strojovy kod a fungovani prekladacu..
-
snadno a rychle ?
nooo rychle asi nee, ale;
Každej dvacatej student vš má/měl potřebu o tom psát blog kam postuje materiály za školy. Může se hodit při googlení pojmů.
My jsme se s FPGA učili asi takhle:
1) kombinační obvody definovaný schematem, používání IDE pro návrh a simulačního nástroje pro debug
2) kombinační obvody popsaný v HDL
3) sekvenční obvody popsaný v HDL
4) stavový automaty
5) SoC typu ***blaze a spol.
6) úpravy existujícího jednoduch. CPU
7) návrh existujícího jednoduch. CPU
Ohledně teorie, hodit se do začátku bude:
* představa o fungování logických obvodů - tj. analogařina tě trápit nemusí ale měl bys mít celkem konkrétní představu o 1/0 kombinační/sekvenční logice
* stavové automaty - tím to celý rozhýbeš
Jedna věc co tady (snad?) nepadla - určitě budeš potřebovat nějaký nástroj pro simulaci, což je způsob jak v HW světě hledat boty v tvém kódu.. My jsme používali ModelSim a ono vlastně, kromě motivace :), hw board pro výuku nepotřebuješ, kód si můžeš v klidu vyvíjet a spuštět v simulátoru.. akorát ona blikající LED vypadá líp než pulsující graf výstupu v ModelSimu, to jo.